Percobaan 1
1. Jurnal (DAFTAR ISI)
3. Rangkaian Simulasi (DAFTAR ISI)
4. Video Rangkaian (DAFTAR ISI)
5. Analisa (DAFTAR ISI)
1. Analisa Output yang dihasilkan tiap tiap kondisi
Pada rangkaian percobaan 1 terdapat empat buah JK flip flop. Pin C1 terhubung ke gerbang logika AND yang sudah mendapat input dari sinyal clock dan B2. Reset terhubung ke B0, set flip flop pertama-terakhir masing-masing terhubung ke B3’-B6, J-K terhubung ke B1, B2 terhubung ke gerbang AND.
Kondisi 1, B3-B6=0; B0,B2=1; B1=X. Ketika B1 diatur 1101, maka akan terjadi kondisi SISO (Serial In Serial Out), karena output akan keluar secara satu per satu.
Kondisi 2, B3-B6=0; B0=1; B1=X; B2= ↓. Ketika B1 diinputkan 1101 lalu terakhir B2 diatur dari 1 ke 0, maka akan terjadi kondisi SIPO (Serial In Paralel Out) karena pada output akan hanya memiliki satu keluaran.
Kondisi 3, B3-B6=X; B1=0; B0,B2=1. Ketika B3-B6 diinputkan 1101, dan diberikan sekali clock maka akan terjadi kondisi PISO (Paralel In Serial Out) karena output keluar secara satu per satu
Kondisi 4, B3-B6=X; B1=1; B0,B2=0. Ketika B3-B6 diinputkan 1101 dan diberikan sekali clock maka akan terjadi kondisi PIPO (Paralel In Paralel Output) karena pada keluaran/output hanya memiliki 1 keluaran dan juga sekali input data.
2. Jika gerbang AND pada rangkaian dihapus, sumber clock dihubungkan langsung ke Flip flop, bandingkan output yang didapatkan
Pada rangkaian, gerbang AND memiliki dua input yaitu sinyal clock dan salah satu inputnya duhubungkkan ke saklar. Jadi ketika saklar diatur berlogika 1 maka output AND akan clock, namun saat saklar berlogika 0, maka output AND akan selalu berlogika 0. Ketika gerbang AND dihapus, maka pada pin C1 akan selalu clock, yang berakibat pada output hanya akan terjadi kondisi SISO, PISO karena AND pada rangkaian juga berfungsi untuk mematikan sinyal clock.
Tidak ada komentar:
Posting Komentar